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SystemVerilog は、Verilogを拡張し、ハードウェア記述言語とハードウェア検証言語を統合したものである。SystemVerilog は 2002年にAccellera に対して Superlog 言語を寄付したことで生まれた〔Rich, D. “The evolution of SystemVerilog” IEEE Design and Test of Computers, July/August 2003〕。検証機能の部分はシノプシスが提供した OpenVera 言語に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化し〔IEEE approves SystemVerilog, revision of Verilog 〕、2009年に IEEE 1800-2009 として改定した〔SystemVerilogの新版が確定，Verilog-HDLとの統合が完了 〕。 ==全体構成== SystemVerilog は Verilog-2005 の拡張であり、機能的に上位互換となっている。以下では、Verilog-2001 から SystemVerilog で拡張した部分について解説する。Verilog-2001 との共通部分は Verilog を参照。 Verilog 同様 * 設計機能 - 電子回路およびシミュレータで利用可能 * 検証機能 - シミュレータで、テストやデバッグ時に利用 という2つの部分からなる。検証機能の部分はガベージコレクション付きのオブジェクト指向言語となっている。 抄文引用元・出典: フリー百科事典『 ウィキペディア（Wikipedia）』 ■ウィキペディアで「SystemVerilog」の詳細全文を読む 英語版ウィキペディアに対照対訳語「 SystemVerilog 」があります。 スポンサード リンク
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